YMTC разрабатывает DRAM с ячейками 4F² и скоростью 9600 MT/s
Китайская YMTC, по данным Counterpoint Research, создаёт прототип DRAM с вертикальными транзисторами и архитектурой ячеек 4F². Память должна обеспечить скорость передачи данных 9600 MT/s, хотя Micron называет преимущества этого подхода спорными.
YMTC разрабатывает прототип DRAM-памяти с архитектурой ячеек 4F², который должен работать на скорости 9600 MT/s. Об этом сообщила Counterpoint Research. Проект продолжает курс китайских производителей памяти на более плотную компоновку DRAM: ранее CXMT также заявила о планах выпустить DDR5 RDIMM на базе 4F² до конца 2026 года.
Технология 4F² рассматривается как один из способов нарастить плотность микросхем в условиях ограничений на использование западного оборудования для EUV-литографии. Однако единого взгляда на перспективы архитектуры нет. Micron, исследовавшая этот подход более 20 лет, публично заявила, что не видит жизнеспособного пути дальнейшего масштабирования таких ячеек.
Чем 4F² отличается от привычной DRAM
В стандартной DRAM-ячейке используются один транзистор и один конденсатор. В архитектуре 4F² эти элементы располагаются вертикально, а не рядом на плоскости кристалла. За счёт этого площадь одной ячейки становится квадратом размером 4 × F², где F — минимальный технологический размер. Такая структура включает две битовые линии и две словарные линии — межсоединения, управляющие транзисторами в ячейках памяти.
Теоретически переход от традиционной схемы 6F² к 4F² способен уменьшить площадь ячейки на 30–40% и увеличить плотность памяти на одном кристалле на 30–50%. Для производителей DRAM это означает возможность выпускать более ёмкие чипы без пропорционального роста площади кремниевой пластины.
Но у подхода есть серьёзные технологические ограничения. Президент Micron и главный технологический директор компании Scott DeBoer заявил, что у масштабирования 4F² есть фундаментальные проблемы, а преимущество по плотности перед 6F² «в некотором смысле похоже на миф». Иными словами, геометрическое сокращение площади ячейки ещё не гарантирует, что архитектуру удастся эффективно внедрять на всё более тонких техпроцессах.
Планы YMTC и CXMT
Согласно данным Counterpoint Research, YMTC с октября 2025 года ведёт исследования, разработку и тестирование DRAM LPDDR5 второго поколения ёмкостью 16 Гбит и скоростью 7500 MT/s. Работы идут на Fab 2 с месячной производительностью около 5000 пластин. В этой версии пока не применяется техпроцесс High-k Metal Gate, или HKMG.
Следующим этапом должна стать модификация на 9600 MT/s с вертикальным канальным транзистором (VCT) и ячейкой 4F². Для массового производства этой памяти YMTC планирует задействовать Fab 3. Сроки начала выпуска и коммерческие устройства, которые получат такие чипы, не раскрываются.
CXMT, в свою очередь, намерена вывести DDR5 RDIMM с 4F² на рынок до конца 2026 года. Эксперт по полупроводникам Fred Chen считает, что в случае решения ключевых проблем архитектура позволит компании перейти с эффективного DRAM-узла 1c на 1d.
Зачем производителям HKMG
Параллельно YMTC и CXMT изучают технологию HKMG. Она заменяет прежний изолятор на основе кремния материалом с высокой диэлектрической проницаемостью — например, оксидом гафния HfO₂ — и использует металлический затвор. Это помогает снизить утечки тока и связанные с ними тепловые потери, повысить энергоэффективность и ускорить переключение транзисторов по сравнению с поликремниевыми затворами.
Планы YMTC и CXMT показывают, что 4F² остаётся важным направлением для китайской индустрии памяти. При этом позиция Micron подчёркивает: от экспериментальных образцов с высокой скоростью до устойчивого массового производства на передовых нормах техпроцесса ещё предстоит преодолеть значительные инженерные барьеры.
